 班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號) |
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堅持小班授課，為保證培訓效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：2019年1月26日 |
| 實驗設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
★實驗設(shè)備請點擊這兒查看★ |
| 質(zhì)量保障 |
1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術(shù)支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
課程大綱 |
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模塊一 FPGA設(shè)計流程
FPGA設(shè)計流程課程主要介紹FPGA工藝結(jié)構(gòu)、特點及FPGA芯片選型策略、原則；
掌握FPGA設(shè)計從RTL設(shè)計、功能仿真、綜合等，直到在FPGA開發(fā)板上進行下載驗證的設(shè)計流程；
使學員掌握FPGA設(shè)計流程，對FPGA設(shè)計有一個宏觀認識。
模塊二 Verilog HDL 基礎(chǔ)知識
Verilog HDL 基礎(chǔ)知識課程主要讓學員掌握Verilog HDL的基本語法，能夠進行較簡單的RTL設(shè)計，同時，建立HDL中邏輯運算符及RTL設(shè)計與電路實體的對應關(guān)系，深刻理解存儲器工作原理及其設(shè)計方法，及三態(tài)端口控制、雙向控制等，為后面的高級編程打好基礎(chǔ)。
模塊三 FPGA開發(fā)環(huán)境
FPGA開發(fā)環(huán)境主要學習FPGA開發(fā)工具的使用：Modelsim、Debussy仿真調(diào)試工具、Synplify pro綜合工具及FPGA開發(fā)系統(tǒng)Quartus的使用方法及技巧，且在Quartus中集成調(diào)用Modelsim、Synplify等工具的方法；
完成RTL設(shè)計的基礎(chǔ)上，完整進行FPGA設(shè)計所有流程，掌握FPGA開發(fā)板下載、調(diào)試的方法和技巧。
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