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Cadence PCB設(shè)計(jì)初級(jí)培訓(xùn)

 
  班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào))
      每個(gè)班級(jí)的人數(shù)限3到5人,互動(dòng)授課, 保障效果,小班授課。
  上間和地點(diǎn)
上課地點(diǎn):【上?!浚和瑵?jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】:電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山學(xué)院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(hào)(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
最近開間(周末班/連續(xù)班/晚班):2018年3月18日
  實(shí)驗(yàn)設(shè)備
    ◆小班教學(xué),教學(xué)效果好
       
       ☆注重質(zhì)量☆邊講邊練

       ☆合格學(xué)員免費(fèi)推薦工作
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  質(zhì)量保障

       1、培訓(xùn)過程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽;
       2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
       3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書,提升職業(yè)資質(zhì)。專注高端技術(shù)培訓(xùn)15年,端海學(xué)員的能力得到大家的認(rèn)同,受到用人單位的廣泛贊譽(yù),端海的證書受到廣泛認(rèn)可。

課程大綱
 
  • 學(xué)習(xí)目標(biāo):
  • Cadence培訓(xùn)初級(jí)班主要為您介紹從原理圖輸入到印刷電路板光繪制造文件輸出的全線PCB設(shè)計(jì)流程,通過講課及上機(jī)練習(xí)相結(jié)合的方式完成Cadence的原理圖工具Concept- HDL、PCB工具Allegro以及相應(yīng)的建庫工具的使用方法的系統(tǒng)培訓(xùn)。通過培訓(xùn)學(xué)員可掌握先進(jìn)的Cadence PCB設(shè)計(jì)流程,完成PCB設(shè)計(jì)。
    基本要求:
    學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí):
    ◆有微機(jī)原理和匯編語言的基礎(chǔ);
    ◆熟悉C語言編程;
    ◆了解數(shù)字信號(hào)處理原理
    課程大綱:
    1 Concept HDL基本設(shè)計(jì)流程
    Concept HDL Basic Board Design Flow
    2 設(shè)計(jì)輸入 Design Entry
    2.1 Project Setup
    2.2 Editing a Schematic - Part Libraries, Adding Parts, Adding Wires,Naming Wires
    2.3 Concept Error Checking
    2.4 Design Libraries
    2.5 Working with Groups
    2.6 Copying, Adding, Inserting, and Moving PagesDeleting Pages
    2.7 The CheckPlus Tool
    2.8 Cross Referencing Signals
    2.9 Plotting the Schematic
    2.10 Part Tables
    2.11 Packaging
    2.12 Bill of Materials
    3 從原理圖到PCB:PackageXL 工具使用
    3.1 Introduction to Board Layout
    3.2 Mainstream Board Design
    3.3 Design Synchronization
    3.4 Netlist Files
    3.5 Export Physical
    4 層次化設(shè)計(jì) Hierarchical Design
    4.1 Components of a Hierarchical Block
    4.2 Creating Hierarchical Block Symbols
    4.3 Top-Down Design
    5 PCB設(shè)計(jì)準(zhǔn)備:Allegro環(huán)境、規(guī)則設(shè)置、PCB布局布線
    5.1 Allegro User Interface
    5.2 Managing the Allegro Work Environment
    5.3 Padstack Designer
    5.4 Component Symbols
    5.5 Board Design Files
    5.6 Importing Logic Information into Allegro
    5.7 Setting Design Constraints
    5.8 Component Placement
    5.9 Routing and Glossing
    6 建立元件庫 PCB Librarian Expert
    6.1 Design Processes and Library Models
    6.2 Setting Up a Build Area
    6.3 The Symbol View
    6.4 The Chips View
    6.5 The Part Table View
    6.6 The Simulation View
    6.7 Testing the Part
    6.8 Creating a Split Part
    6.9 Importing Text Files
    7 PCB數(shù)據(jù)后處理:覆銅、生產(chǎn)加工數(shù)據(jù)輸出
    7.1 Copper Areas and Positive or Negative Planes
    7.2 Preparing for Post Processing
    7.3 Renaming Reference Designators
    7.4 Backannotation
    7.5 Creating Silkscreens
    7.6 Creating Checkplots
    7.7 Generating Artwork
    7.8 The Aperture File
    7.9 Film Control
    7.10 Generating Gerber Files
    7.11 Creating Fabrication Drawings
    7.12 Generating an NC Drill File
    7.13 Creating the Parameters File
    7.14 Creating Assembly Drawings
 

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  備案號(hào):備案號(hào):滬ICP備08026168號(hào)-1 .(2014年7月11)..............