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第一部分：DDR3高速并行SIPI設計

1、DDR3 接口 SI/PI 設計內容

DDR3 接口介紹

DDR3 接口信號電源要求

DDR3 接口SI/PI 設計包含哪些內容？

如何評價DDR接口信號質量？

導致眼圖惡化的因素

時序分析ABC

影響時序的因素

Timing Budget 示例

2、DQ/DQS 信號組

了解SSTL的脾氣

ODT和ZQ calibration

走線阻抗：50歐？ 45歐？ 40歐？ …………

間距控制：1.5X ? 2X ? 2.5X ? …………

如何優(yōu)化Ron、Z0、ODT組合

影響時序的因素分析

扇出長度問題

走線中途過孔的處理

怎樣規(guī)劃層疊和參考平面？

3、ADDR/CMD/CNTL_CLOCK信號組

常用拓撲結構及端接

摸透Fly-by 結構的脾氣

鏈中容性負載的影響

容性負載補償

VTT 上拉電阻的選擇

主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響

驅動器封裝引起的波形變化

DDR芯片封裝引起的信號惡化

DDR芯片扇出過孔的影響

DDR芯片扇出長度的影響

Fly-by 結構中不同位置的眼圖特點

Fly-By結構綜合優(yōu)化

Fly-By結構的等長設置

Timing Budget： 示例

影響jitter的因素分析

T拓撲與端接

4、DDR3接口電源設計

VDD/VDDQ電源設計

VTT電源設計

VREF電源設計

5、信號質量及時序優(yōu)化要點

如何選擇阻抗

層疊設置必須注意的問題

Date lane優(yōu)化要點

ADDR/CMD/CNTL/CLK優(yōu)化要點

DDR3接口布線優(yōu)化要點

VDD/VDDQ電源設計要點

VTT電源設計要點

VREF電源設計要點

6、DDR3 接口仿真方法

仿真設置關鍵點

如何解讀仿真結果

信號質量仿真、演示

眼圖質量仿真、演示

時序仿真、演示

第二部分：Gbps高速差分SIPI設計

1、高速差分設計8個關鍵控制點

高速差分互連系統(tǒng)結構

眼圖關鍵特征參數(shù)解讀

高速差分設計8個關鍵控制點

2、S參數(shù)及TDR

理解S參數(shù)

利用S參數(shù)提取信息

利用S參數(shù) debug

反射與TDR

TDR 分辨率

3、耦合干擾問題

同層線間串擾

層間串擾

孔與孔的耦合干擾

回流路徑引起的耦合干擾

通過電源系統(tǒng)產生耦合干擾

各種耦合干擾的規(guī)避措施

4、抖動問題

引起抖動的常見因素

耦合干擾如何影響抖動

ISI 如何影響抖動

AC耦合電容如何影響抖動

阻抗不連續(xù)如何影響抖動

參考平面如何影響抖動

電源噪聲如何影響抖動

差分對配置如何影響抖動

差分不對稱性影響抖動

5、差分、共模的轉換

詳解模態(tài)轉換

模態(tài)轉換對眼圖質量的影響

解決模態(tài)轉換問題的各種措施

6、互連通道阻抗優(yōu)化

阻抗連續(xù)性優(yōu)化內容

過孔研究及優(yōu)化

金手指焊盤特性及優(yōu)化

AC耦合電容焊盤優(yōu)化

7、電源優(yōu)化設計

摸透磁珠濾波器的脾氣

L型還是PI型

負載之間的電源干擾

優(yōu)化電源樹結構

電源樹優(yōu)化示例

SERDES接口模擬電源設計要點